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FPGA图像处理——老戏新说
#FPGA  #SpinalHDL  #图像处理 
针对FPGA图像处理的Sobel检测算法,以SpinalHDL为开发语言进行实现,相较于Verilog,能够在不损失性能条件下快速进行算法验证。
似猿非猿的FPGA
SpinalHDL代码组织结构之Component
#FPGA  #SpinalHDL 
我们在编写Verilog代码时,代码的的组织往往是按照module来组织的,而在SpianlHDL里,与之相对的是Component,SpianlHDL里我们编写的每个class继承Component则与之对应的在生成RTL时会相对生成一个module
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SpinalHDL—像软件调用方法般例化模块
#FPGA  #SpinalHDL 
在编写Verilog代码时最痛苦的事情便是例化模块时端口的连接,这时候的你我便成了连线工程师,本节就在SpinalHDL中如何像软件调用方法那样优雅地例化端口进行探讨。
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SpinalHDL—Area
#FPGA  #SpinalHDL 
在我们编写Verilog或者SysytemVerilog时,我们的代码基本都以module来进行组织,而针对一些比较通用的模块组件,我们或组织成一个单独的model,或者放在一个function中(仅限于纯组合逻辑)。本篇介绍SpinalHDL中的Area的概念。
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SpinalHDL—Function
#FPGA  #SpinalHDL 
聊一聊SpinalHDL中Function的使用,软为硬用。
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SpinalHDL—if向左、when向右
#FPGA  #SpinalHDL 
聊一聊如何理解SpinalHDL中scala原有语法和SpinalHDL中生成电路语法的角色扮演
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从Verilog到SpinalHDL
#FPGA  #SpinalHDL 
SpinalHDL目前用的人不多,但小家碧玉未尝不是绝代佳人,SpinalHDL系列笔记,感兴趣的小伙伴可以关注下,习惯了SpinalHDL你不会再想手写Verilog
似猿非猿的FPGA
你刚写完接口,我已经把功能实现了
#FPGA  #SpinalHDL 
三两行代码实现一个模块,让工作轻松一点儿不好么。SpinalHDL加速电路设计
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以变量为索引,取指定之位宽
#FPGA 
聊一聊SpinalHDL里如何动态选取变量中指定宽度的数据。
似猿非猿的FPGA
从Verilog到SpinalHDL
#FPGA  #SpinalHDL 
“小家碧玉”未尝不是绝代佳人。
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跨时钟域那点事儿
#FPGA  #SpinalHDL 
每一个做数字逻辑的都绕不开跨时钟域处理,谈一谈SpinalHDL里用于跨时钟域处理的一些手段方法。
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VSCode:WaveForm在手,时序我有
#FPGA  #时序图 
从事数字逻辑设计的小伙伴总是要与时序图打交道,这里推荐一款“优雅"的时序图绘制插件:Waveform。
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VSCode:WaveForm在手,时序我有
#FPGA  #时序图 
从事数字逻辑设计的小伙伴总是要与时序图打交道,这里推荐一款“优雅"的时序图绘制插件:Waveform。
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时钟域“定制”
#FPGA  #SpinalHDL 
聊一聊在SpinalHDL里时钟域中时钟的定制与命名。
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与其在一起纠缠,不如“一别两宽”
#FPGA  #SpinalHDL 
在SpinalHDL里,其lib库处处可见Stream的身影,而在常用的逻辑设计里,尤其接口的处理中,握手信号的处理也是老生常谈的话题。而在接受设计里,SpinalHDL中的“一别两宽”式设计方式,着实让我赞同。
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