IC技术圈期刊

标准单元库高度选择

#后端

标准单元库的选择非常重要，选择一套适合的库，对于芯片时序收敛，物理收敛，以及最终芯片的PPA

System Generator & HLS数字信号处理教程

#FPGA #FPGA #SystemGenerator #HLS #数字信号处理

科学计算Tech

Verilog如何实现低功耗设计？

#FPGA #ASIC #FPGA

做芯片第一应该关注的是芯片的PPA（Performance， Power， Area），本篇浅显的部分讨论，第二个 P，Power功耗，在RTL设计中如何做到低功耗设计，对于移动设备续航的十分重要，不要让你的芯片徒增功耗。

你还在用plusargs传递参数吗？来试试这个玩法～

CPU如何“读懂”代码？

#模拟 #CPU

详述CPU是如何识别代码的，不来瞧瞧吗？

电子狂人

ETM抽取应该知道的一些细节

#后端

陌上风骑驴看IC

#验证 #UVM #SV

当面对很多验证组件，并且有很多命令行参数需要传递的时候，如何才能简单的实现给这些组件传递命令行参数呢？

IC验证工程师高效战斗手册--验证feature文档梳理

#验证 #效率 #流程

本文我们一起探讨如何又快又好的梳理验证测试点这个文档？怎样在验证过程中充分使用这个文档？

BUF、BUFG、BUFGCE、BUFR、IBUF、IBUFDS、IDDR、ODDR

#FPGA #fpga #c++ #数字ic #面试

欢迎关注微信公众号《精进攻城狮》，不断分享FPGA、IC、C++相关笔试面试题。

精进攻城狮

ila抓取数据，matlab分析，调试AD9361信号通路

#FPGA #ZYNQ #AD9361

上次我们介绍了AD9361的配置，代码，采样，脚本转换，软件使用等等，今天我们来调试并使用ila抓取实测数据，使用matlab分析其原因。

Github 上有哪些优秀的 VHDL/Verilog/FPGA 项目

#FPGA #开源 #github #verilog #vhdl

欢迎关注公众号【OpenGPGA】介绍一下github上有哪些值的参考的开源项目，如果想做一些好玩的项目值的参考

Win10 WSL + Linux 开源 EDA（一）

#前端 #开源 #工作环境

本系列文章首先介绍 WSL 的安装和使用技巧，然后尝试在 WSL 的 Linux 发行版上搭建一个完全开源的 EDA 环境，以方便朋友们在一个完全合法的软件环境中去学习和研究 IC 和 EDA 相关的技术。

Marvel 88E1548P PHY SyncE 使用

#FPGA #FPGA #88E1548P #SyncE

数字芯片设计工程师

做好芯片设计，这三种能力不可或缺

#求职就业 #职场

快速学习，分析调试，高效沟通

不忘出芯

剖析开关电源IC

#模拟 #IC #电源IC #剖析IC

以一颗DC/DC降压电源芯片LM2675为例，尽量详细讲解一颗芯片的内部设计原理和结构。

电子狂人

格雷码也不能完全异步处理

#前端 #design #异步FIFO

异步路径也不是完全就可以不用约束了…

码农的假期

FPGA图像处理——老戏新说

#FPGA #SpinalHDL #图像处理

针对FPGA图像处理的Sobel检测算法，以SpinalHDL为开发语言进行实现，相较于Verilog，能够在不损失性能条件下快速进行算法验证。

数字IC前端设计/FPGA设计必备知识——“常识”

#前端 #数字IC #芯片 #fpga #设计

数字IC/FOGA设计基础知识，各自对照，查漏补缺。

数字IC前端设计学习交流

SystemVerilog与功能验证方法学

#验证 #FPGA #UVM #SystemVerilog

介绍SyetemVerilog与功能验证技术和方法学，为有效提高验证效率找方法。

Polar Encoder/Decoder IP核使用方法总结

#FPGA #Polar #5G #FPGA

从Polar码编码角度，介绍Xilinx的Polar Encoder/Decoder IP核的使用方法。

Polar Encoder/Decoder IP核使用方法总结

数字芯片工程师技能评估

#FPGA #数字芯片设计

分为6个维度，每个维度分为若干子项，单独评分生成雷达图，用于面试求职的定量评估。

不忘出芯

#FPGA #5G #Polar

基于5G NR标准协议，介绍Xilinx的Polar IP核用于Polar编码的使用方法。

Win10 WSL + Linux 开源 EDA（三）

#验证 #开源 #EDA

本期介绍一款开源的 VCD 波形查看器。

Vivado HLS 最全学习指南及资料

#FPGA hls

自上次汇总了HLS视频 Vivado HLS视频汇总之后，本文将为大家学习HLS提供一些讲解以及资料汇总。

SpinalHDL代码组织结构之Component

#FPGA #SpinalHDL

我们在编写Verilog代码时，代码的的组织往往是按照module来组织的，而在SpianlHDL里，与之相对的是Component，SpianlHDL里我们编写的每个class继承Component则与之对应的在生成RTL时会相对生成一个module

SpinalHDL—像软件调用方法般例化模块

#FPGA #SpinalHDL

在编写Verilog代码时最痛苦的事情便是例化模块时端口的连接，这时候的你我便成了连线工程师，本节就在SpinalHDL中如何像软件调用方法那样优雅地例化端口进行探讨。

SpinalHDL—Area

#FPGA #SpinalHDL

在我们编写Verilog或者SysytemVerilog时，我们的代码基本都以module来进行组织，而针对一些比较通用的模块组件，我们或组织成一个单独的model，或者放在一个function中(仅限于纯组合逻辑)。本篇介绍SpinalHDL中的Area的概念。

SpinalHDL—Function

#FPGA #SpinalHDL

聊一聊SpinalHDL中Function的使用，软为硬用。

SpinalHDL—if向左、when向右

#FPGA #SpinalHDL

聊一聊如何理解SpinalHDL中scala原有语法和SpinalHDL中生成电路语法的角色扮演

半导体厂商如何做芯片的出厂测试？

#FPGA #IC测试 #测试流程

本文主要介绍IC测试的流程以及步骤，通过本文能了解超大规模集成电路电路测试原理，测试的重要性以及测试工程师的工作。

温故知芯

AXI DMA测试-AXI总线最后一章

#FPGA #AXI #FPGA #DMA

AXI总线介绍的最后一章，包括整个系列文章的思维导图，文章后面是其他文章的链接

揭秘：普通电脑换上Xilinx Alveo U50 100G网卡传文件会有多快？

数字系统仿真验证方法 —— 华山论剑

#前端 #数字IC #仿真 #验证 #IP设计

数字IP/IC仿真验证方法梳理。

SiliconThink

#FPGA #100G #开源 #刚玉 #SmartNIC

用VCU118和U50实现了两台普通电脑通过100G光纤互连，数据传输速率最高35Gbps

写Verilog如何做到心中有电路？

#前端 #ASIC #Verilog

学习Verilog的五个阶段 00：心中无电路，代码无电路 01：心中有电路，代码无电路 10：心中有电路，代码有电路 11：心中无电路，代码有电路 00：心中无电路，代码无电路

SoC设计之功耗 - RTL功耗计算

#前端 #SoC #功耗

结合工具介绍RTL功耗计算和优化的概念及方法

FPGA项目开发：基于JESD204B的LMK04821芯片项目开发经验分享

#FPGA #FPGA #JESD204B的LMK04821芯片项目开发 #项目经验分享

LMK0482X系列是德州仪器推出的高性能时钟调节芯片系列，该芯片目前有三种，分别为LMK04821、LMK04826以及LMK04828，该系列芯片都支持最新的JESD204B协议。本次调试主要以LMK04821为例，对调试过程中出现的一些问题进行总结说明。

FPGA零基础学习：Intel FPGA 开发流程

视频图像处理dither算法

#FPGA #视频处理 #FPGA #dither

瓜大三哥

#FPGA #FPGA零基础学习 #FPGA开发流程 #通俗易懂实用型教程

本次带来FPGA系统性学习系列，从最基本的数字电路基础开始，最详细操作步骤，最直白的言语描述，手把手的“傻瓜式”讲解，让电子、信息、通信类专业学生、初入职场小白及打算进阶提升的职业开发者都可以有系统性学习的机会。

一个加法器的UVM验证平台设计

#验证 #UVM #IC验证 #验证平台搭建

以入门的角度进行一个加法器的UVM验证平台设计

SystemVerilog与功能验证方法学

#FPGA #FPGA #UVM #SystemVerilog #芯片

介绍SystemVerilog与功能验证技术和方法学，为有效提高验证效率找方法。

高速串行总线设计基础（一）同步时序模型介绍

#FPGA #高速串行接口 #MGT #Transceiver

介绍了三种时序模型用于芯片间通信，即系统同步，源同步以及自同步。

FPGA LAB/李锐博恩

深度解析，AD9361增益控制详解

#FPGA #AD9361 #ZYNQ

AD9361增益控制详解

5G NR信道编码

#FPGA #5G #LDPC #Polar

从土耳其Erdal Arikan教授说起，5G NR信道编码，LDPC码与Polar码俱全。

【FPGA大赛作品】FPGA 上的RISC-V开发平台（一等奖）

#FPGA ＃FPGA

本次介绍来着重庆邮电大学的潘星雨团队的作品，该作品大赛一等奖，最佳创意奖，重庆邮电大学也被荣获优秀组织奖。潘星雨同学也作为参赛学生代表宣誓。

数字积木

SV数组定义迷思

#FPGA #systemverilog #数组

当定义多维数组时，需要注意什么？

#FPGA

#FPGA #FPGA #Vivado

【Vivado使用误区与进阶】总结篇包含TCL应用等各方面Vivado使用技巧和技术

【Vivado那些事儿】两种创建工程的方法

#FPGA #Vivado #工程创建

本篇介绍了两种创建工程的方法，一种是根据向导进行创建，一种是直接使用tcl指令进行创建，还简单介绍了工程参数在哪进行更改。

电子狂人

【Vivado那些事】Vivado中常用的快捷键

#FPGA #FPGA #VIVADO

【Vivado那些事】Vivado那些事是一个系列在更文章，设计使用技巧，常见问题等等，本期带来常用的快捷键，更多精彩欢迎关注公众号：OpenFPGA

SystemVerilog中的Process(2)--进程的控制

innovus | dbGet 一文打尽

#后端 #innovus #dbget

陌上风骑驴看IC

#验证 #SV

本文主要讲解named block、wait _order、wait _fork、disable、SystemVerilog中的内建process类等

”灵动“EpicElf

#FPGA #FPGA

“灵动”（EpicElf）：高性能多功能可编程适配解决方案

#FPGA #工具

#FPGA #AD9361 #ZYNQ

深度解析，AD9361接收增益的调整是由模拟增益和数字增益共同决定的，AD9361增益控制详解

门控时钟_Clock Gating

#前端 #门控时钟 #Clock Gating #功耗

本次简要讨论数字IP/IC设计中非常成熟的降功耗技术。

数字IC前端设计学习交流

一种介绍DPU架构（自适应交换机）的文章

#FPGA #FPGA #SmartNIC #DPU

文章由新加坡Xilinx/西交大的胡成臣老师共同撰写，发表在2020年12月IEEE Communication Magazine上，其主旨思想，是利用FPGA作为协处理器，补充现有可编程交换ASIC的不足，给出了三个场景（NDP、DISCO、Stateful Firewall）作为例证；代码已在Github开源。

基于FPGA的实时图像边缘检测系统设计

#FPGA #FPGA #sobel算法 #实时图像采集系统

本篇设计了基于FPGA的实时图像边缘检测系统，从图像实时采集、灰度化处理彩色图像转黑白、中值滤波去噪处理、边缘检测sobel算法处理、SDRAM存储、VGA/HDMI/LVDS显示等，完整的流程，设计了一个完整的系统，还有参考代码，实时显示检测得到的图像边缘信息，很不错的参考案例。

基于FPGA的以太网控制器（MAC）设计

#FPGA #FPGA #以太网 #底层驱动设计

本篇详细介绍了基于FPGA的以太网控制器（MAC）设计，有详细设计框架，自顶向下设计思路，从顶层模块，到媒体无关接口模块、数据发送模块、数据接收模块、控制模块等分模块设计，还有参考代码，可以作为很不错的参考内容。

从Verilog到SpinalHDL

#FPGA #SpinalHDL

SpinalHDL目前用的人不多，但小家碧玉未尝不是绝代佳人，SpinalHDL系列笔记，感兴趣的小伙伴可以关注下，习惯了SpinalHDL你不会再想手写Verilog

你刚写完接口，我已经把功能实现了

#FPGA #SpinalHDL

三两行代码实现一个模块，让工作轻松一点儿不好么。SpinalHDL加速电路设计

以变量为索引，取指定之位宽

#FPGA

聊一聊SpinalHDL里如何动态选取变量中指定宽度的数据。

#FPGA #Matlab

#求职就业 #职业 #打工人 #独立思考

最近一段时间“996”、“打工人”的话题层出不穷，这篇旧文是作者工作多年的一点感悟，希望对大家针对此类话题做独立思考时有所助益。

RTL设计风格指南

#FPGA #FPGA #RTL设计

为大家推荐一份RTL设计风格指南。

5G NR信道编码

#FPGA #FPGA #5G #LDPC #Polar

介绍5G NR信道编码方案：LDPC和Polar编解码。

几十张PPT带你了解国产FPGA研究框架

#FPGA #国产FPGA #框架

FPGA（现场可编程逻辑器件）产品的应用领域已经从原来的通信扩展到消费电子、汽车电子、工业控制、测试测量等广泛的领域。而应用的变化也使FPGA产品近几年的演进趋势越来越明显：一方面，FPGA供应商致力于采用当前最先进的工艺来提升产品的性能，降低产品的成本；另一方面，越来越多的通用IP（知识产权）或客户定制IP被引入FPGA中，以满足客户产品快速上市的要求。此外，FPGA企业都在大力降低产品的功耗，满足业界越来越苛刻的低功耗需求。之前有分享过《国产FPGA概况》，大概介绍过国产FPGA的一些情况，这篇文章将带你更深入了解国产FPGA。

零基础入门FPGA，如何学习？

#FPGA #入门 #FPGA

本人零基础，想学FPGA，求有经验的人说说，我应该从哪入手，应该看什么教程，应该用什么学习板和开发板，看什么书等，希望有经验的好心人能够给我一些引导。

ARM系列 -- PCSA（一）

#前端 #ARM #PCSA

在ARM体系中玩转SoC功耗设计

ARM系列 -- PCSA（二）

#前端 #ARM #PCSA

在ARM体系中玩转SoC功耗设计

ARM系列 -- 异常和特权

#前端 #ARM #异常

ARM中的异常和特权

最简timing signoff checklist

#后端 signoff

今天我们聊一下timing signoff需要检查哪些内容。列一个最简单的check list。

低功耗技术（一）动态功耗与静态功耗

#前端 #低功耗技术

此公众号主要分享数字IC相关的学习经验，做公众号的目的就是记录自己的学习过程，今天主要介绍一下IC设计中最重要的低功耗技术

低功耗技术（二）常见的低功耗技术

#前端 #低功耗技术

此公众号主要分享数字IC相关的学习经验，做公众号的目的就是记录自己的学习过程，今天主要介绍一下IC设计中最重要的低功耗技术

如何使用PT对电路进行功耗分析

#前端 #功耗分析 #PT

此公众号主要分享数字IC相关的学习经验，做公众号的目的就是记录自己的学习过程，这篇文章主要介绍如何使用PT对电路进行功耗分析，并提供PT脚本

SV中import和include的区别

#验证 #SV

此公众号主要分享数字IC相关的学习经验，做公众号的目的就是记录自己的学习过程，这篇文章主要介绍SV中import和include的区别

GVIM中的变量替换

#前端 #GVIM工具使用

此公众号主要分享数字IC相关的学习经验，做公众号的目的就是记录自己的学习过程，这篇文章主要介绍GVIM中的变量替换

浅谈 RISC-V 软件开发生态之 IDE

#嵌入式 #RISC-V #开源生态

一些关于 RISC-V 开发的软件生态相关，主要是关于 RISC-V 的开发 IDE 的一些思考

strongwong

Verilog代码设计之时分复用

#FPGA #ASIC #Verilog

复用虽好，但也要适时、适度。

从时钟结构上解决multi clock之间的balance矛盾

#前端 #CTS #时钟 #结构

给出了时钟结构设计的一个小方法，能够避免在CTS阶段多时钟之间的balance矛盾，消除CTS-1902警告，有利于减小clock skew，从而加快时序收敛。

IC小迷弟

FPGA零基础学习：数字通信中的电压标准

#FPGA #FPGA #数字电路 #电压标准

现在数字通信系统中，I/O电压标准包括早期的TTL标准，CMOS标准，LVTTL标准，LVCMOS标准，RS232，RS485标准以及HSTL(High Speed Transceiver Logic)标准和较新的LVDS（Low-Voltage Differential Signal）等标准。不同的标准支持的器件不同，支持的传输速度不同，支持的噪声容限也不同。从另一个方面来看，I/O标准的进步反映了数字系统的进步。在实际中……

基于FPGA的数字视频信号处理器设计

#FPGA #FPGA #数字视频信号处理 #系统设计

视频信号由一系列连续的图像组成。对视频信号的处理已经成为数字图像处理领域中重要的一部分。例如机器人模式识别的过程就是一个视频信号处理的过程，电视制导导弹识别目标就是充分利用视频信号处理技术不断判断目标是否和预先设定目标图像一致。本篇将讲解如何用 FPGA 技术实现基本的视频信号处理。本篇的例子可以作为各位大侠进行视频信号处理时的一个参考，也可以在这个基础上根据需要进行扩展。

通信系统中的信道编码技术

#FPGA #FPGA #5G #信道编码

通信系统是为了将信源信息高效、可靠地传送到接收端。有扰通信信道的噪声会对传输信息产生干扰，从而可能降低通信可靠性。所以，通信系统设计的中心问题是在随机噪声干扰下如何有效而可靠地传输信息。本文主要介绍了通信系统模型、信道编码发展历程、LDPC码和Polar码，对于信道编码技术做了概述。对于从事相关行业的人员，可进一步深入研究，了解编解码原理，特别是基于FPGA开发出具有自主知识产权的IP功能模块。

ARM系列 --中断（一）

#前端 #ARM

探究ARM中断

ARM系列 -- 中断（二）

#前端 #ARM

探究ARM中断

ARM系列 -- 中断（三）

#前端 #ARM

探究ARM中断

IC验证er一起学点设计模式（1）---单例模式

#验证 #SV #UVM #面向对象

众所周知，目前IC验证行业使用最主流的语言是SystemVerilog，这个语言有一个重要特点就是它是面向对象的语言。对于面向对象的语言，想要把代码写得更“牛逼”，其实就绕不开一个概念叫“设计模式”。

基于Verilog的“自适应”形态学滤波算法实现

#FPGA #FPGA #数字图像处理 #形态学滤波

针对不同的使用场景涉及到腐蚀、膨胀、开闭运算等处理，本文实现了一个通用的算法IP，只需要修改模板窗口大小和工作模式（腐蚀or膨胀）参数即可，达到“自适应”目的，避免重复低效的工作。

在“芯片庭院”培育一颗多核异构 RISC-V SOC种子

从Verilog到SpinalHDL

#FPGA #SpinalHDL

“小家碧玉”未尝不是绝代佳人。

#FPGA #FDCE #FDRE

#FPGA #Xilinx #Vitis #FPGA #HPC

本文是XUP Vitis的Compute Acceleration教程的内容概览以及部分踩坑记录，希望可以帮助到小伙伴可以在本地体验实现一个计算加速Demo，对Vitis开发优化有个大概的了解。

小白仓库

#FPGA #RISC-V #Chisel #FPGA #SOC

简要性的导览chipyard官方手册内容，以及安装开发环境需要注意的的一些地方，最后运行几个简单的官方Demo，希望能对RISC-V有兴趣的小伙伴有所启发帮助

小白仓库

跨时钟域那点事儿

#FPGA #SpinalHDL

每一个做数字逻辑的都绕不开跨时钟域处理，谈一谈SpinalHDL里用于跨时钟域处理的一些手段方法。

ZYNQ架构最全分析

#FPGA #ZYNQ #FPGA #ARM

本文介绍了架构最全分析

VSCode:WaveForm在手，时序我有

#FPGA #时序图

从事数字逻辑设计的小伙伴总是要与时序图打交道，这里推荐一款“优雅"的时序图绘制插件：Waveform。

“最强”硬核游戏机-基于FPGA硬解游掌机样机展示(GameGirl)

#FPGA #硬解 #掌机 #游戏机 #FPGA

“最强”硬核游戏机-基于FPGA硬解游掌机样机展示(GameGirl)，以FPGA为核心实现硬解NES SNES等经典游戏机

FPGA、Zynq 和 Zynq MPSoC简析及架构分析

#FPGA #FPGA #ZYNQ #MPSoc

Zynq MPSoC是Zynq-7000 SoC（之后简称Zynq）的进化版本。Zynq是赛灵思发布的集成PL（FPGA）和PS设计的最早的一代产品。如图2.1所示，在相对较高层次对比了三种器件。Zynq MPSoC的PS部分比Zynq的PS部分面积更大，也更复杂。本章，将介绍这三种器件的特点.

【一】基于Montgomery算法的高速、可配置RSA密码IP核硬件设计系列

#前端 #RSA #蒙哥马利 #IP设计

主要基于FPGA进行相关的硬件设计，也可以采用ASIC，对于硬件初学者来说，是一个很值得学习的地方，包括第八部分相关的加法器的实现；一些算法的硬件实现；一些随机数的产生；抵抗侧信道攻击的算法；SOC相关的AXI总线等；一些密码学的相关知识，如大数模乘、模幂。相关的软件的使用，如Vivado，Verdi，VCS等，语言的掌握，如Verilog，Python，SystemVerilog，C等

摸鱼范式

“硬件加速方法”第四轮MOOC将于2月26日开放

#前端 EDA #芯片

“芯动力——硬件加速设计方法”是目前MOOC课程中少有的几门讲授工业界主流ASIC、SOC设计技术的课程，于2019年12月在“中国大学MOOC”平台上线，迄今已经完成了三轮授课，选课人数逾6000多人。课程前三轮好评度为4.8星。第四轮课程即将于2月26日开课，欢迎对数字芯片设计与FPGA设计技术感兴趣的同学选课！本轮依然会为成绩最高分的同学送出奖品，具体奖品请后续关注课程公告。

记一次项目中的急中生智

#后端 calibre

一次项目中的往事

什么是CORDIC算法

#FPGA #FPGA #CORDIC算法

介绍CORDIC算法基本原理、移位-加法算法、伸缩因子推导、在圆坐标系、线性坐标系和双曲线坐标系下的CORDIC公式及统一的通用方程。CORDIC可用于求解三角函数、反三角函数、开方等，在工程中，可用于生成DDS，求解I、Q信号的模及相位。

FPGA项目开发：204B实战应用-LMK04821代码详解

#FPGA #204B #LMK04821代码详解

本篇带来“基于JESD204B的LMK04821芯片项目开发”项目开发经验分享第二篇，204B实战应用-LMK04821代码详解，附参考代码以及调试细节，这是实打实的项目开发经验分享，希望可以给有需要的大侠起到参考学习的作用。

#软件效率 LSF

#前端 #前端 #CDC跨时钟域

本文以一个总线全握手跨时钟域处理为例解析，单bit和多bit跨时钟处理。这里需要注意是多bit含义比较广泛和总线不是一个概念，如果多个bit之间互相没有任何关系，其实，也就是位宽大于1的单bit跨时钟处理问题，如果多个bit之间有关系，作为一个整体，那么我们就叫做总线。因此，大家常说的“多bit跨时钟处理”也就是总线跨时钟处理。

CDC(二) 单bit 脉冲跨时钟域处理

#前端 #CDC跨时钟域

在设计脉冲同步器电路时有一个易错点，就是少了图中的红色椭圆的D触发器，这会可能导致脉冲同步器同步失败。这是因为脉冲展宽后信号是组合逻辑直接进行了单bit同步器（s2d sync）跨时钟域处理，而组合逻辑输出是有毛刺的，这样单bit同步器可能会采到毛刺导致多采现象。

你会在github上找项目吗？

#软件 #github #查找资源

很多的小伙伴，经常会有这样的困惑，我看了很多技术的学习文档、书籍、甚至视频，我想动手实践，于是我打开了GitHub，想找个开源项目，进行学习，获取项目实战经验。这个时候很多小伙伴就会面临这样的问题：“我不会搜啊，我该怎么找呀？”，最终只能放弃。这篇文章，小编教你精准地在GitHub搜索项目。

VSCode:WaveForm在手，时序我有

#FPGA #时序图

从事数字逻辑设计的小伙伴总是要与时序图打交道，这里推荐一款“优雅"的时序图绘制插件：Waveform。

时钟域“定制”

#FPGA #SpinalHDL

聊一聊在SpinalHDL里时钟域中时钟的定制与命名。

与其在一起纠缠，不如“一别两宽”

#FPGA #SpinalHDL

在SpinalHDL里，其lib库处处可见Stream的身影，而在常用的逻辑设计里，尤其接口的处理中，握手信号的处理也是老生常谈的话题。而在接受设计里，SpinalHDL中的“一别两宽”式设计方式，着实让我赞同。

FPGA逻辑设计回顾（6）多比特信号的CDC处理方式之异步FIFO

高速串行总线设计基础（四）眼图的形成原理

#FPGA #眼图

眼图的测量对于高速串行总线的重要性不言而喻，眼图反映了总线通道环境的优劣，信号的好坏等等，正确的识别眼图是一项基础技能，如果具体识别眼图呢？

FPGA LAB

#FPGA #CDC

本文更新了过去对该主题的设计！具体搜我的有关异步FIFO的博客，李锐博恩。

FPGA LAB

FPGA逻辑设计回顾（8）单比特信号的CDC处理方式之Toggle同步器

#FPGA #CDC

本文作为本系列CDC的最后一篇吧，作为前几篇有关CDC处理的文章的补充，更多主题可前往我的博客：李锐博恩。

FPGA LAB

什么是超低功耗基准测试——ULPMark Benchmark

#嵌入式 #ULPMark #超低功耗

本文介绍了一下什么是超低功耗基准测试，即 ULPMark Benchmark，相关的知识点

strongwong

FPGA手撕代码——CRC校验码的多种Verilog实现方式

#求职就业 #FPGA #笔试面试 #数字IC #CRC #求职就业

用Verilog实现CRC-8的串行/并行计算，G(D)=D8+D2+D+1，多种实现方式，秋招求职必备，另外介绍2个工程中的CRC生成网站，可以用于实际工程开发。

DDS实现AM调制、DSB调制【Matlab】【FPGA】【Vivado】【信号处理】【通信原理】【软件无线电】

#FPGA #FPGA #通信 #软件无线电 #Xilinx #Matlab

使用FPGA和Matlab进行调制解调，实现AM和DSB调制，相干解调和非相干解调。

使用Verdi的小技巧（二）

#前端 #eda工具技巧 #verilog仿真

用Verdi分析Verilog仿真的信号调度。

DUV光刻机的极限，台积电7nm以下工艺介绍

#后端

深度报告：GPU产业纵深及国产化替代

#FPGA #FPGA #国产GPU

中美贸易战大背景下，国产化替代已经形成共识，GPU作为自主可控的核心要件，国产GPU的大规模商用化迫在眉睫。我们主要从以下三个方面建立GPU的投资逻辑框架： 1、从专用计算时代看GPU的刚需 2、GPU产业链：先进制程数字芯片产业链 3、GPU产业链的纵深

5G概览：NR波形、帧结构与参数集

#FPGA #5G #NR

介绍5G NR中的波形、帧结构与参数集。

低功耗技术（三）UPF的使用

#前端 #UPF #低功耗

介绍UPF的基本使用

如何写出高覆盖率的Verilog代码？

#前端 #ASIC #Verilog

芯片前端工程中，测试验证的核心理念：以提高覆盖率为核心。

数字IC设计与数字IC验证哪个好？

#验证 #IC设计 #IC验证

详细解读了数字IC设计与数字IC验证的区别、前景等等

FPGA/数字IC笔试题——序列检测（FSM状态机）【状态机序列检测】

#求职就业 #FPGA #秋招 #笔试面试 #FSM状态机

FSM有限状态机，序列产生，序列检测，是FPGA和数字IC相关岗位必须要掌握的知识点，在笔试和面试中都非常常见。

ARM系列 -- ACE（一）

#前端 #ARM #ACE

一起来看看ACE吧

ARM系列 -- ACE（二）

#前端 #ARM #ACE

一起来看看ACE吧

ARM系列 -- ACE（三）

#前端 #ARM #ACE

一起来看看ACE吧

总结了一份学习FPGA的正确路径

#FPGA #学习路径

一份学习FPGA的正确路径

几款开源SDR平台对比介绍

#FPGA #SDR #ZYNQ #开源

SDR- Software Define Radio 即软件定义无线电，从20世纪90年代初开始，软件无线电（SoftwareRadio）的概念开始广泛流行起来。由于其强大的灵活性和开放性迅速受到国内外的关注。

#后端 #EDA #IC设计

#验证 #前端

吃茶叶蛋的时候，你会先磕破鸡蛋比较小的那一端，还是比较大的那一端？

FPGA从入门到放弃之点亮LED灯[还好没炸板，硬件烧钱]

#FPGA #高速PCB #ALLEGRO

精进攻城狮

系统设计精选 | 基于FPGA的扩频通信系统设计（附代码）

#FPGA #扩频通信系统设计 #编解码 #扩频解扩

本篇利用本原多项式产生伪随机序列用作扩频，通过同步模块对扩频后的信号进行捕获，通过直接序列解扩模块进行解扩。本篇给出了编解码、扩频解扩、同步的整体方案，使用Quartus实现功能，并结合Matlab和ModelSim对模块进行调试和测试，实现扩频通信模块的搭建仿真，验证其设计的正确性。

系统设计精选 | 基于FPGA的数字视频信号处理器设计（附代码）

#FPGA #数字视频信号处理 #视频信号转换 #数字图像处理

视频信号由一系列连续的图像组成。对视频信号的处理已经成为数字图像处理领域中重要的一部分。例如机器人模式识别的过程就是一个视频信号处理的过程，电视制导导弹识别目标就是充分利用视频信号处理技术不断判断目标是否和预先设定目标图像一致。本篇将讲解如何用 FPGA 技术实现基本的视频信号处理。本篇的例子可以作为各位大侠进行视频信号处理时的一个参考，也可以在这个基础上根据需要进行扩展。

FPGA图像处理项目汇总|源码

#FPGA #FPGA #数字视频图像处理

FPGA自习室推出本人在FPGA图像处理开发过程中的点点积累并汇总列出各个条目，方便大家阅读；本期分享都算是比较基础的图像处理，主要涉及到颜色空间转换、滤波、图像分割以及目标识别定位等。如果刚好有入门FPGA图像处理技术领域的，应该会有一些帮助，后期会不断更新，欢迎大家关注

简谈：如何学习FPGA

#FPGA #FPGA #入门

如何学习FPGA 入门需要掌握什么？

CRC校验verilog代码如何生成？

#FPGA #FPGA #CRC校验 #5G

介绍两种CRC校验verilog/VHDL速成方法

SV开源库svlib学习

#验证 #sv #验证

开源库svlib的学习使用

#模拟 analoge power

#前端 #ASIC #AXI

只写有用的文章。

数字电路IC

数字IC校招笔试面试题汇总

#前端＃笔试题＃面试题

一网打尽校招笔试面试,助你拿offer！

数字ICer

经验分享 | 初学者对ZYNQ7000的一些疑问

#FPGA #zynq #经验分享

依稀记得，当我第一次接触ZYNQ的时候，是在一个从零开始的项目中，可以说是需求都没确定，只是需要FPGA与ARM结合的平台，在迷茫的选择中，我选择了xilinx zynq7z035ffg676这个型号的板子。

硬件设计之 Distributed Arithmetic 一例

#FPGA #硬件设计 #硬件算法

“求一个32位整数的二进制表示中 1 的数量”的硬件算法。

FPGA学习视频 | 逻辑分析仪、Signal Tap、Chipchop、Vivado使用

数字芯片设计验证-秋招指南

#求职就业 #求职 #设计 #验证 #攻略

保姆级备战秋招指南

摸鱼范式

#FPGA #逻辑分析仪 #Signal Tap #Chipchop

FPGA零基础学习视频系列之FPGA之逻辑分析仪使用、Quartus Signal Tap、ISE Chipchop、Vivado使用。

FPGA | 定点数、浮点数学习视频

#FPGA #定点数 #浮点数

FPGA之定点数、浮点数直播录播视频，可以作为基于FPGA的定点数、浮点数学习的参考视频。

联发科技2021校招IC笔试题全部解析【数字IC设计验证】【MTK笔试】

#求职就业 #秋招 #数字IC #FPGA

联发科技2021校招数字IC笔试题深度解析

大疆创新2020校招数字IC笔试题解析【芯片开发工程师】【数字IC】【FPGA】

#求职就业 #秋招 #FPGA #数字IC #芯片工程师

大疆2020校招数字IC笔试深度解析。

听说你少一个绘图工具

#FPGA #时序图

今日给诸君推荐一个免费的绘图工具——Draw.io Integration

“IP”库生成

#FPGA #SpinalHDL

基于IDEA生成jar包导出个人SpinalHDL IP设计。

你想要的马車520直播回放链接在这里

#FPGA #SpinalHDL

马車昨晚关于Spinal520直播你看了么

除了看波形，还能做点儿啥

#FPGA #SpinalHDL

要问做逻辑的什么看的最久，那一定是波形吧。那除了看波形，还能做点儿其他的么？

验证仿真提速系列--SystemVerilog编码层面提速的若干策略

EasySim: 一个简单的仿真脚本 v1.1

#自动化 #验证 #python

EasySim v1.1版支持： - 切换仿真器irun、xrun、vcs，在conf.json里指定。 - 支持打开Verdi，并支持只打开RTL。 - 增加了options可以仿真fpga代码，支持多顶层。 - 增加了dryrun，只打印最终的cmd，但不运行，方便调试脚本本身的错误。 - 支持灵活的timescale，功能仿真用粗精度，后仿用高精度，支持从conf文件里覆盖timescale。

ExASIC

#验证 #SystemVerilog #UVM

随着设计复杂度和规模增加，验证平台复杂度跟着增加。验证平台的仿真速度问题成为验证过程中一个重要问题…

Zynq-7000系统看门狗定时器SWDT详解

#FPGA #ZYNQ

zynq中每个A9处理器都有自己的私有32位定时器以及32位看门狗定时器（AWDT），2个A9共享一个全局64位定时器（GTC）。系统级上，有一个24位的系统级看门狗定时器（SWDT）和两个16位3重定时器/计数器（TTC）。

数字IC设计前端必读书籍

#FPGA #数字IC #前端

本文将从简单到复杂的顺序依次列出数字IC设计需要阅读的书籍。

【开源】XBERT:一种在线修改Xilinx FPGA嵌入式RAM比特流的方法

#FPGA #FPGA #在线编辑

在线编辑Xilinx FPGA内的LUT的工作，本公众号之前已经介绍过团队的一些相关工作，主要有以下的三篇文章：【重磅干货】手把手教你动态编辑Xilinx FPGA内LUT内容，介绍一篇可以动态编辑Xilinx FPGA内LUT内容的深度好文！，1024bit以上大位宽可重构包处理器可编程CRC算法的设计与实现。今天给大家推荐今年FCCM2021上的一篇文章，介绍了一种可以在线Xilinx FPGA内部RAM内容的工作，重点是论文相关的工作还是开源的。开源链接：https://github.com/icgrp/bert/.

基于FPGA的自适应阈值分割算法实现

#FPGA #FPGA #视频图像 #自适应阈值分割

如何解决光线不均匀带来的影响？一种典型的处理方法就是采用局部自适应阈值分割。

基于FPGA的多速率信号处理技术

#FPGA #FPGA #无线通信 #FIR滤波器 #CIC滤波器

多速率技术已广泛应用于数字音频处理、语音处理、频谱分析、无线通信、雷达等领域。作为一项常用信号处理技术，FPGA攻城狮有必要了解如何应用该技术，解决实际系统中的多速率信号处理问题。

AD9361和Zynq及其参考设计说明

#FPGA #SDR #ZYNQ #AD936X

一、AD9361概述 1.1 AD9361芯片结构 1.2 AD9361性能特点 1.3 AD-FMCOMMS2-EBZ性能特点二、Zynq-7000概述 2.1 Zynq的芯片结构 2.2 ZC702简介和结构三、AD9361和ZC702之间的数据通路四、AD9361参考设计说明（PL侧硬件部分） 4.1 IP核的概念 4.2 硬件设计五、AD9361 参考设计说明（PS侧软件部分） 5.1 AD9361 no-OS Software 概述 5.2 AD9361 no-OS Software 顶层目录说明 5.3 main.c文件 5.4 dac_init函数 5.5 adc_capture函数

【Vivado那些事】vivado生成.bit文件时报错-ERROR: [Drc 23-20]

#FPGA #vivado #错误解决

ERROR: [Drc 23-20] Rule violation (NSTD-1) Unspecified I/O Standard - 3 out of 3 logical ports use I/O standard (IOSTANDARD) value 'DEFAULT', instead of a user assigned specific value. This may cause I/O contention or incompatibility with the board power or connectivity affecting performance, signal integrity or in extreme cases cause damage to the device or the components to which it is connected. To correct this violation, specify all I/O standards. This design will fail to generate a bitstream unless all logical ports have a user specified I/O standard value defined. To allow bitstream creation with unspecified I/O standard values (not recommended), use set_property SEVERITY {Warning} [get_drc_checks NSTD-1]. Problem ports: clk, din, dout.

MAC层帧上CPU通路设计相关问题分析

#前端 #设计

接口设计中关于包编辑的一些思考

数字芯片设计工程师

现代计算机的雏形-微型计算机MCS-4

#FPGA #古老CPU启示录 #4bit计算机

Busicom 141-PF *打印计算器（一套四块芯片组成的微型计算机，称为MCS-4。它包括一个中央处理单元（CPU）芯片-4004，以及一个用于定制应用程序的支持的只读存储器（ROM）芯片，一个用于处理数据的随机存取存储器（RAM）芯片以及一个移位存储-输入/输出（I / O）端口的寄存器芯片。）

ARM系列 -- AXI（一）

#FPGA #ASIC #ARM

来看看AXI协议吧

ARM系列 -- AXI（二）

#前端 #ASIC #ARM

来看看AXI协议吧

ARM系列 -- AXI（三）

#前端 #ASIC #ARM

来看看AXI协议吧

ARM系列 -- AXI（四）

#前端 #ASIC #ARM

来看看AXI协议吧

ARM系列 -- AXI（五）

#前端 #ASIC #ARM

来看看AXI协议吧

如何写出让同事无法维护的Verilog代码？

#前端 #ASIC #Verilog

对，你没看错，本文就是教你怎么写出让同事无法维护的代码。

DC基础学习（一）

#前端 #综合 #DC

DC基础学习