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Xilinx面向网络和云加速推出的新产品--Versal Premium
#FPGA  #Xilinx  #Versal Premium 
FPGA技术联盟
Xilinx Axi10GSubSystem IP核使用
#FPGA  #FPGA  #Xilinx  #AXI10GSubsystem 
数字芯片设计工程师
vivado第三方编辑器的使用
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电子狂人
探索Vitis HPC开发之资源导览
#FPGA  #Xilinx  #Vitis  #FPGA  #HPC 
本文是XUP Vitis的Compute Acceleration教程的内容概览以及部分踩坑记录,希望可以帮助到小伙伴可以在本地体验实现一个计算加速Demo,对Vitis开发优化有个大概的了解。
小白仓库
DDS实现AM调制、DSB调制【Matlab】【FPGA】【Vivado】【信号处理】【通信原理】【软件无线电】
#FPGA  #FPGA  #通信  #软件无线电  #Xilinx  #Matlab 
使用FPGA和Matlab进行调制解调,实现AM和DSB调制,相干解调和非相干解调。
FPGA探索者
管脚约束问题导致生成bit时报错 如何在不重新Implentation情况下生成bit?
#FPGA  #Xilinx  #DCP 
傅里叶的猫
进入IP Core的时钟,都不需要再手动添加约束么?
#FPGA  #Xilinx  #时序约束 
很多FPGA工程师都认为,凡是进入到IP Core的时钟,IP都会自动进行约束,不需要再手动加约束,是这样的么?
傅里叶的猫
Xilinx FPGA中HP HR HD bank分别是什么用途
#FPGA  #Xilinx  #Bank 
傅里叶的猫