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SRAM的除过主要的memory array意外，还可以包含可更多可测性的支持和扩展

可测试性设计（Design for Testability）是一种集成电路设计技术。它是一种将特殊结构在设计阶段植入电路的方法，以便生产完成后进行测试，确保检测过后的电子组件没有功能或制造上的缺陷。电路测试有时并不容易，电路的许多内部节点信号在外部难以控制和观测。通过在半导体工艺中添加可测试性设计结构，如扫描链等，并利用自动测试设备执行测试程序，可以在生产完成后立即进行质量检测。有些特定的设备会在其最终产品的组件上加上测试功能，在消费者的使用环境下执行时一并测试。测试程序除了会指出错误信息外，还会一并将测试的日志保留下来，可供设计人员找出缺陷的来源。更简单的说，测试程序会对所有的被测设备输入测试信号，并期待它们给出预期的正确回应。如果被测设备的回应与预期回应一致，则可得知电路正常，否则 即为测试错误。为了方便使用测试程序检测错误，电路设计阶段不可忽视可测试性设计。在可测试性设计的规则确认完善下，可以利用自动测试图样发生器进行更复杂的测试。