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如何拆分包含多个module的Verilog文件

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Vivado Tcl 脚本编译工程

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FPGA开源工作室

tcl系列：dict的灵活应用

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TCL技巧：一个超级实用的Debug方法

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TCL简单教程

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在CentOS8上编译安装开源EDA工具——Surelog

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“EDA算法”入门课程与书籍推荐

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入门课程与书籍推荐之“EDA算法”

网络交换FPGA

EasySim: 一个简单的仿真脚本 v1.1

#自动化 #验证 #python

EasySim v1.1版支持： - 切换仿真器irun、xrun、vcs，在conf.json里指定。 - 支持打开Verdi，并支持只打开RTL。 - 增加了options可以仿真fpga代码，支持多顶层。 - 增加了dryrun，只打印最终的cmd，但不运行，方便调试脚本本身的错误。 - 支持灵活的timescale，功能仿真用粗精度，后仿用高精度，支持从conf文件里覆盖timescale。