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如何拆分包含多个module的Verilog文件
#自动化  #脚本  #Verilog 
不忘出芯
Vivado Tcl 脚本编译工程
#自动化  #TCL  #FPGA 
FPGA开源工作室
tcl系列:dict的灵活应用
#自动化  #TCL  #字典 
芯灵动
TCL技巧:一个超级实用的Debug方法
#自动化  #后端  #综合  #SDC  #TCL  #调试 
白山头讲IC
TCL简单教程
#自动化  #脚本  #仿真  #ModelSim 
摸鱼范式
在CentOS8上编译安装开源EDA工具——Surelog
#自动化  #EDA  #开源 
ExASIC
“EDA算法”入门课程与书籍推荐
#自动化  #EDA  #课程  #书籍 
入门课程与书籍推荐之“EDA算法”
网络交换FPGA
EasySim: 一个简单的仿真脚本 v1.1
#自动化  #验证  #python 
EasySim v1.1版支持: - 切换仿真器irun、xrun、vcs,在conf.json里指定。 - 支持打开Verdi,并支持只打开RTL。 - 增加了options可以仿真fpga代码,支持多顶层。 - 增加了dryrun,只打印最终的cmd,但不运行,方便调试脚本本身的错误。 - 支持灵活的timescale,功能仿真用粗精度,后仿用高精度,支持从conf文件里覆盖timescale。
ExASIC
用Python解决Verilog网表转CDL大小写重名的问题
#自动化  #python  #后端 
在用calibre v2lvs把APR网表转CDL时是不是经常遇到下图的情况?这是CDL不区分大小写的原因。最常见的解决方法就是写脚本替换。我们注意到log里warning非常有规律:Duplicate port/net name "xxx" found in module "xxx",这样我们可以用正则提取net和module名字。
ExASIC
用Python写一个stdcell library的parser
#自动化  #python  #后端 
用正则写一个简单的stdcell library的parser。对于多行的文本,设置标志位,在区间里进行正则匹配,可以提高准确性和效率。
ExASIC
用Python提取Verilog网表层次和实例化关系
#自动化  #python  #后端 
我们知道Verilog网表文件很大,小的也有几十M、几百M,但Verilog网表没有形为级描述,只剩下stdcell和macro的实例化。本文用python正则实现了网表实例化关系提取。总结:正则不难,难的是善于总结和灵活应用。定义合理的数据存储结构也是非常重要的,后续操作会简便很多。
ExASIC
IC打工人最常用的20个Linux命令
#软件  #软件  #Linux  #自动化 
学会这20个Linux命令,领先大多数IC打工人!
ICer消食片
你真的懂GIT和SVN吗?
#软件  #svn  #git  #自动化 
SVN和Git都是当前主流的版本控制系统,哪个适合你?
ICer消食片
【手把手系列】:芯片设计中的Makefile简明教程
#自动化  #Makefile 
这篇文章介绍了makefile的基础语法和在IC中的应用。
ExASIC