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认真check，run脚本不是新手着急的事
#后端  #综合  #脚本  #调试技巧 
数字芯片实验室
TCL技巧：一个超级实用的Debug方法
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白山头讲IC
组合逻辑环 Combinational loop 知多少
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陌上风骑驴看IC
认真check，run脚本不是新手着急的事
#后端  #综合  #DC 
数字芯片实验室
Uncertainty设置深入解析
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码农的假期
关于Timing Exception
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码农的假期
ECF ：early clock flow
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陌上风骑驴看IC
千万门级芯片到底是多大规模？
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白山头讲IC
逻辑综合重点解析55题（Design Compiler篇）
#后端  #综合  #DC 
数字芯片实验室
DC综合与Tcl语法结构
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数字ICer
DC基础学习（一）
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DC基础学习
Andy的ICer之路
DC基础学习（二）Synthesis Flow1
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DC基础学习，本系列主要介绍综合相关的知识以及DC工具的使用。
Andy的ICer之路
DC基础学习（三）Synthesis Flow2
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Andy的ICer之路
DC基础学习（四）综合优化的三个阶段
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DC基础学习，本系列主要介绍综合相关的知识以及DC工具的使用。
Andy的ICer之路
DC基础学习（五）Verilog语言结构到门级的映射1
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Andy的ICer之路
DC基础学习（六）Verilog语言结构到门级的映射2
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Andy的ICer之路
高级综合优化选项一：ungroup
#前端  #综合 
高级综合优化选项系列，聊一聊如何优化设计。
ExASIC
高级综合优化二：状态机编码转换
#前端  #综合 
一起来看看综合时怎么优化状态机编码
ExASIC
DC 综合教程
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详细、完善、细节的DC 综合教程。
数字IC与硬件设计的两居室
写不好的SDC约束
#后端  #综合  #sdc约束 
sdc约束中的不常见问题记录一下
数字IC小站
ARM Cortex-A7时钟树综合实战分析
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吾爱IC社区
时序电路为什么综合成了latch
#后端  #综合  #latch 
有群友提问，下面的代码为什么在DC里可以综合成DFF，而在FPGA上却综合成了latch。这篇文章为您慢慢道来。
ExASIC
把riscv core代码变成网表最少需要几步
#后端  #综合  #riscv 
逻辑综合其实可以很简单，下面以github上一个riscv core cv32e40p的代码（https://github.com/openhwgroup/cv32e40p）为例介绍一下怎么从零开始做综合。
ExASIC