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认真check，run脚本不是新手着急的事

#后端 #综合 #脚本 #调试技巧

数字芯片实验室

TCL技巧：一个超级实用的Debug方法

#自动化 #后端 #综合 #SDC #TCL #调试

组合逻辑环 Combinational loop 知多少

#后端 #综合 #代码风格 #组合逻辑循环 #Genus #LEC #Innovus

陌上风骑驴看IC

认真check，run脚本不是新手着急的事

#后端 #综合 #DC

数字芯片实验室

Uncertainty设置深入解析

#后端 #综合 #SDC

码农的假期

关于Timing Exception

#后端 #综合 #SDC

码农的假期

ECF ：early clock flow

#后端 #综合 #物理综合

陌上风骑驴看IC

千万门级芯片到底是多大规模？

#后端 #综合 #工艺 #门 #物理设计

逻辑综合重点解析55题（Design Compiler篇）

#后端 #综合 #DC

数字芯片实验室

DC综合与Tcl语法结构

#后端 #综合 #DC

DC基础学习（一）

#前端 #综合 #DC

DC基础学习

Andy的ICer之路

DC基础学习（二）Synthesis Flow1

#前端 #综合 #DC

DC基础学习，本系列主要介绍综合相关的知识以及DC工具的使用。

Andy的ICer之路

DC基础学习（三）Synthesis Flow2

#前端 #综合 #DC

DC基础学习，本系列主要介绍综合相关的知识以及DC工具的使用。

Andy的ICer之路

DC基础学习（四）综合优化的三个阶段

#前端 #综合 #DC

DC基础学习，本系列主要介绍综合相关的知识以及DC工具的使用。

Andy的ICer之路

DC基础学习（五）Verilog语言结构到门级的映射1

#前端 #综合 #DC

DC基础学习，本系列主要介绍综合相关的知识以及DC工具的使用。

Andy的ICer之路

DC基础学习（六）Verilog语言结构到门级的映射2

#前端 #综合 #DC

DC基础学习，本系列主要介绍综合相关的知识以及DC工具的使用。

Andy的ICer之路

高级综合优化选项一：ungroup

#前端 #综合

高级综合优化选项系列，聊一聊如何优化设计。

高级综合优化二：状态机编码转换

#前端 #综合

一起来看看综合时怎么优化状态机编码

DC 综合教程

#前端 #DC #Design Compiler #综合 #综合教程 #IC设计

详细、完善、细节的DC 综合教程。

数字IC与硬件设计的两居室

写不好的SDC约束

#后端 #综合 #sdc约束

sdc约束中的不常见问题记录一下

ARM Cortex-A7时钟树综合实战分析

#后端 #时钟树综合 #后端实战

吾爱IC社区是一个专业技术交流和分享数字IC设计与实现技术与经验的高端技术交流社区，目前社区高端已经拥有近1500位高级会员。

时序电路为什么综合成了latch

#后端 #综合 #latch

有群友提问，下面的代码为什么在DC里可以综合成DFF，而在FPGA上却综合成了latch。这篇文章为您慢慢道来。

dc约束中的multi scenarios（多场景）

#前端 #综合

我们在做MCU芯片的时候，经常遇到PAD复用。有一种情况比较特殊：一个PAD在一个场景下用作时钟输入，另一个场景下用作数据的输入。这样的话，我们需要为这个PAD创建两组约束。

cadence genus版的综合脚本

#前端 #综合

今天我们再来写个cadence genus版本的综合脚本。为了简单说明，只做了worst corner，可以满足大部分老工艺的综合。

数字IC后端实现 | 时钟树综合项目案例

#后端 #时钟树综合 #后端实战

时钟树综合项目案例

逻辑综合的流程和命令

#后端 #综合

综合就是把Verilog、VHDL转换成网表的过程。综合按照是否考虑物理布局信息可分为逻辑综合和物理综合。逻辑综合通常用来做工艺较老的项目，或者较新工艺的面积和时序的评估。因此，前端设计工程师掌握逻辑综合的流程和相关EDA工具是必须的技能，可用来评估和提升设计代码的质量。

Clock Skew和Clock Tree长度太大怎么破？

#后端 #时钟树综合 #后端实战 #Clock Tree #Clock Skew

clock tree长度太长，clock tree做不平，怎么办？

今日说“法”：FPGA芯片如何选型？

#FPGA #芯片选型 #FPGA厂商 #综合考量

本篇就当下应用比较多的Intel、Xilinx，Lattice、Actel 数家厂商简单聊聊，其他厂商的选型可以对应延伸类似选择。

FPGA技术江湖

你不能不知道的数字IC后端设计实现五大经典案例

#后端 #数字IC后端 #时钟树综合 #项目案例

原来时钟树综合还可以这么做（数字后端实现之时钟树经典案例）

#后端 #数字IC后端 #时钟树综合 #项目案例

巧用DC里的RTL原语实现MUX门级映射

#后端 #综合

对于前端设计人员，经常会需要一个MUX来对工作模式，数据路径进行明确（explicit）的声明，这个对于中后端工程师下约束也很重要。这里介绍一种巧用的RTL原语，实现MUX的方法。为了在最终网表里边实现确实的MUX，通常有两种方式。1、RTL designer采用了手动实例化(instance)工艺的MUX来实现MUX。但是对于RTL在不同工艺下使用，却造成了一些不便。2、一种使用脚本替换的方法，即在综合elaboration的数据库上进行对标工艺的硬替换（replace），这样也需要一套脚本流程。上述方法可以实现MUX，但是灵活度不是很好，也需要额外的流程和代码量。这里看看DC的解决策略。

艾思后端实现

【IC技术圈专栏】怎样在dc里做物理综合

#后端 #综合

物理综合就是不单纯考虑时序、面积和功耗，还要考虑APR的形状、pin坐标、可用的金属层等物理信息。

【IC技术圈专栏】Accelerating ECOs in SOC Design

#前端 #综合 #ECO #大芯片

When a functional ECO is required, and it pertains to a specific sub-module, the design team aims to restrict the ECO to that particular sub-module rather than initiating synthesis for the entire design.

综合报告怎么看最合理

#前端 #综合

其中比较重要的几个rpt如下：.all_vios.rpt、.area.rpt、.power.rpt。.qor.rpt为综合模块的总体概况，其中包含大部分综合结果信息，如果你很急，大可以猛猛的怼着这个文件看

学习Synposys FusionCompiler_前端01: 介绍

#中端 #综合 #后端

Synopsys FusionCompiler介绍

【芯片设计】从RTL到GDS（三）：逻辑综合

#中端 #综合

本篇文章给大家讲解逻辑综合相关的内容。

芯时代青年

深入理解芯片综合过程中的SDC约束

#中端 #SDC #综合

在设计芯片的过程中，综合是一个关键步骤，它将硬件描述语言（如Verilog或VHDL）转换为门级的网表。为了确保综合后的设计满足性能、面积和功耗等要求，正确设置SDC约束至关重要。

学习Synopsys Fusion Compiler FE19: OCV（On-Chip Variation）相关

#中端 #综合 #ocv

OCV（On-Chip Variation）对时序的影响：晶片上的PVT变化，或者说“芯片内变异”（OCV），会引起时序变化。如果在分析和优化过程中未考虑OCV，可能会导致实际的时序违规被遗漏——考虑以下极端示例：工艺变异本质上是随机的，可能因晶体管而异。电压和温度变异则是系统性的，并且随着相关单元之间距离的增加而增大。